verilog语言中的@什么意思 verilog语言中的@什么意思
发布网友
发布时间：2022-04-24 17:37
共3个回答
热心网友
时间：2023-11-02 16:39
在英语中@ 读at，也就是在……的时候，这个小学应该学过，对吧。verilog中@ 的含义就是触发条件的意思，举个例子，always 语言加入不加@ 的话，就是一个一直执行的语句常用的是
always #10 clk=~clk；这是测试文件中常用的语句，这个语句会一直执行，不会停止。如果加了@ 那就是可综合的子集，常用的是always @ （posedge clk）就是clk上升沿时触发语句，也就是只有条件满足时才执行。以上有什么问题可以继续追问
热心网友
时间：2023-11-02 16:40
@英文为 AT, 就是表示条件，即当( posedge clock )时候
@一直翻译为AT的，其实和邮箱地址中的@一样，不过就是邮箱中的@表示位置而已
热心网友
时间：2023-11-02 16:40
@（posedge clock）是指时钟的上升沿，就会引发块语句的执行
